半導體五大製程是什麼？

半導體五大製程是什麼？EUV微影線寬7奈米以下，薄膜原子層精度10奈米，核心技術完整解析

了解半導體五大製程是什麼是掌握先進晶片製造的核心。EUV微影與ALD的精度直接決定電晶體性能與良率。深入解析關鍵技術避免製程失誤。

半導體五大製程是什麼？一次看懂整體流程

半導體五大製程是指在晶圓製造過程中，把電路圖實際轉移到矽晶圓上的五個核心步驟，包含微影蝕刻薄膜沉積等關鍵程序。這些步驟會重複數十次甚至上百次，層層堆疊，最終形成複雜的積體電路。聽起來抽象？其實可以把它想成在奈米等級上蓋一棟摩天大樓。

很多人第一次接觸半導體製程時，會被專有名詞嚇到。光阻、奈米、沉積、蝕刻……全都像天書。我也一樣。剛開始看流程圖時，真的有點頭皮發麻。後來才發現，只要抓住五大核心邏輯 - 先準備基板、再畫圖、再轉印、再刻出結構、再加材料 - 一切就清楚了。

晶圓製造：打造超高純度矽晶圓基板

晶圓製造是半導體五大製程的起點，目的是生產高純度的矽晶圓作為後續加工的基板。簡單說，沒有平整穩定的矽晶圓，後面所有製程都無法進行。這一步看似基礎，卻決定了整顆晶片的品質上限。

目前主流晶圓尺寸為12吋，也就是直徑約300毫米，相較於8吋晶圓（200毫米），在相同製程條件下可生產的晶片數量增加約1.25倍，單位成本明顯下降。這就是為什麼先進製程幾乎全面採用12吋晶圓。尺寸越大，單片產出越多。成本自然壓低。

製作流程包含單晶矽拉晶、切片、研磨與拋光，表面粗糙度必須控制在奈米等級。稍有瑕疵，就可能導致良率下降。說真的，這一步就像在為精密建築打地基。地基歪了，後面全歪。

光罩製作與微影（黃光）：把電路圖轉印到晶圓

光罩製作與微影製程負責把電路設計圖轉移到晶圓表面。光罩就像模板，而微影則是利用光學設備把圖案縮小並投影到塗有光阻的矽晶圓上。這一步是半導體製造核心技術的關鍵環節。真的關鍵。

在先進製程中，極紫外光微影技術可將線寬縮小至7奈米甚至更低，電晶體密度因此大幅提升。製程節點^[2] 從14奈米進步到7奈米時，理論電晶體密度可顯著提升，效能與功耗表現也同步改善。這也是為什麼微影技術常被稱為製程中的心臟。

但現實很殘酷。光學對焦誤差、光阻厚度不均，都可能導致圖案失真。我第一次理解這段流程時，腦袋真的轉不過來。怎麼可能把那麼複雜的電路縮到看不見的尺度？後來才明白，這不是一次完成，而是多層堆疊的結果。慢慢來。

蝕刻製程：去除不需要的材料

蝕刻製程是在微影之後，將未受光保護的區域材料移除，讓圖案真正刻入晶圓。它可以分為濕式蝕刻與乾式蝕刻兩種方式。前者利用化學溶液，後者則使用電漿技術。

在奈米等級製程中，蝕刻深度與側壁角度的誤差容忍度通常非常低，稍微偏差就可能影響電晶體結構完整性。這種精度要求，幾乎是原子層級的控制。說真的，這一步壓力超大。

很多人會問，為什麼不能一次完成？答案很簡單 - 因為電路結構是三維堆疊。每一層都要精準對位。一次錯位，全盤皆輸。

薄膜沉積：增加導電或絕緣材料

薄膜沉積製程是把導電層、絕緣層 or 半導體材料沉積在晶圓表面，為下一輪微影與蝕刻做準備。常見方法包括物理氣相沉積與化學氣相沉積。這一步是結構堆疊的關鍵。

在先進製程中，薄膜厚度控制常低於10奈米，甚至需達到原子層沉積精度，以確保電晶體閘極穩定。厚度差一點點^[5]，電流特性就可能改變。就是這麼敏感。

我以前一直以為半導體只是平面電路。錯了。現在的晶片是立體結構，多層堆疊。薄膜沉積 - 再微影 - 再蝕刻，反覆循環數十次，才形成完整晶片。

半導體五大製程的順序與關係圖解

如果用一句話總結半導體製程五大步驟的流程，可以這樣記：矽晶圓作為基板，經過光罩定義圖案，透過微影轉印，再用蝕刻去除多餘材料，最後以薄膜沉積堆疊新結構。然後重複。再重複。

實際生產中，一顆先進晶片可能需要上百道製程步驟，包含離子植入、化學機械研磨等輔助流程，但核心仍圍繞這五大環節。抓住這條主線，你就不會迷路。

五大製程核心角色比較

晶圓製造

• 決定整體良率基礎

• 晶圓尺寸與平整度

• 提供高純度矽晶圓作為基板

微影與光罩

• 決定電晶體密度與效能

• 線寬與對位精度

• 定義電路圖案並轉印

蝕刻與薄膜沉積

• 決定電流特性與可靠度

• 奈米級厚度與深度控制

• 移除或新增材料形成結構

台中工程師阿宏的半導體學習之路

阿宏在台中科技公司擔任設備工程師，剛接觸製程時完全搞不懂微影與蝕刻差在哪裡。每次聽主管講奈米誤差，他都覺得壓力山大。

第一次操作機台時，他因為對位校準不熟，花了兩小時才完成設定。手心全是汗。真的緊張。

後來他開始把五大製程畫成流程圖，對照每一步的目的，而不是死背名詞。理解突然清楚起來。

三個月後，他已能獨立處理製程參數調整，也更理解為什麼每一奈米都這麼重要。關鍵不是記憶，是邏輯。